IDDQ測試原理及方法

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1、電流測試 1電流測試簡介 功能測試是基于邏輯電平的故障檢測，邏輯電平值通過測量原始輸出的電壓來確定，因此功能測試實際上是電壓測試。電壓測試對于檢測固定型故障特別是雙極型工藝中的固定型故障是有效的，但對于檢測CMOST藝中的其他類型故障則顯得 有些不足，而這些故障類型在CMOS1路測試中是常見的對于較大電路，電壓測試由于測試圖形的生成相當復雜且較長，因而電流測試方法被提出來電流測試的測試集相當短，這種測試方式對于固定型故障也有效。 CMOS電路具有低功耗的優點，靜態條件下由泄漏電流引起的功耗可以忽略，僅在轉換期間電路從電源消耗較大的電流。電源電壓用VDd表示，Q代表靜態 (quiesc

2、ent),則IDDQ可用來表示MOSt路靜態時從電源獲取的電流，對此電流的測試稱為IDDQ測試，這是一種應用前景廣泛的測試。 IDDQ測試概念的提出時間并不很長，但自半導體器件問世以來，基于電流的測量一直是測試元器件的一種方法，這種方法即所謂的IDDQ測試，用在常見的短接 故障檢測中。自從Wanlsaa于1961年提出CMOS既念，1968年RCA制造出第一塊CMOSIC和1974年制造出第一塊MOS散處理器以來，科研人員一直研究CMOS電路的測試，而靜態電流測試則作為一項主要的參數測量1975年Nelson提出了 IDDQ測試的概念和報告，1981年M.WLevi首次發表了關于VLSI

3、CMOS的測試論文，這就是IDDQ測試研究的開端。其后，IDDQ測試用來檢測分析各種DM0S缺陷,包括橋接故障和固定型故障1988年W.Maly首次發表了關于電流測試的論文，Levi,Malaiya,C.Crapuchettes,M.Patyra,A.Welbers和S.Roy等也率先進 行了片內電流測試的研究開發工作，這些研究奠定了一IDDQ測試的基礎、1981年Philipssemiconductor開始在SRAMT品測試中采用片內IDDQ檢測單元，其后許多公司把片內IDDQ檢測單元用在ASIC產品中，但早期的IDDQ測試基本上只為政府、軍工資助的部門或項目所應用。 直到20世紀80年

4、代后期，半導體廠商認識到IDDQ測試是檢測芯片物理缺陷的有效方法，IDDQ測試才被普遍應用，CAD工具也開始集成此項功能。目前，IDDQ測試也逐漸與其他DFT結構，例如掃描路徑測試、內建自測試、存儲器測試等，結合在一起應用。20世紀80年代，電流測量基本上是基于片外測量電路的，80年代末片上電流傳感器的理論和設計方法得以提出，隨后這方面所開展的理論和方法研究紛紛出現，IEEETechnicalCommitteeonTestTechnology于1994年成立一個稱做QTAG(QualityTestActionGroup)的技術組織，其任務是研 究片上電流傳感器的標準化問題，但該組織得出了電流

5、傳感器不經濟的結論，因此，1996年結束標準化研究工作，目前電流傳感器的研究主要針對高速片外傳感器。 IDDQ測試是源于物理缺陷的測試，也是可靠性測試的一部分1996年SRC (SemiconductorResearchCorporation)認定IDDQ測試是20世紀90年代到21世紀主要的測試方法之一。IDDQ測試已成為IC測試和CAD工具中一個重要內容，許多Verilog/HDL模擬工具包含IDDQ測試生成和故障覆蓋率分析的功能。 IDDQ測試引起重視主要是測試成本非常低和能從根本上找出電路的問題(缺陷)所在。例如，在電壓測試中，要把測試覆蓋率從80%提高10%,測試圖形一般要

6、增加一倍，而要從95%每提高一個百分點，測試圖形大約要在前面的基礎上提高一倍，但若在電壓測試生成中加入少量的IDDQ測試圖形，就可能達到同樣的效果。 另外，即使電路功能正常，IDDQ測試仍可檢測出橋接、短路、柵氧短路等物理缺陷。但是IDDQ測試并不能代替功能測試，一般只作為輔助性測試。IDDQ測試也 有其不足之處，一是前面提到的需要選擇合適的測量手段，二是對于深亞微米技術，由于亞閡值元件的增加，靜態電流已高得不可區分。 IDDQ測試的原理就是檢測CMOSI路靜態時的漏電流，電路正常時靜態電流非常?。╪A級），而存在缺陷時（如柵氧短路或金屬線短接）靜態電流就大得多如果用IDDQ法測出某一電

7、路的電流超常，則意味著此電路可能存在缺陷。圖1以CMO取相器中柵氧短路和金屬線橋接形成的電流通道為例，對這一概念進行了進一步闡述對于正常的器件，因制造工藝的改變或測量的不準確，也可能得出IDDQ 電流過大的判斷，這種情況應先予以排除。 圖1CMOS反向器中形成的電流通道 雖然IDDQ的概念比較直觀，但對于VLSI而言，IDDQ測試并不簡單，關鍵問題是如何從量值上區分正常電路的電流和有缺陷電路的電流。1996年WillamsT. E.提出了用靜態電流分布來區分電路“好壞”的概念，采用靜態電流分布曲線來描述，如圖2所示。圖2左半部分是正常的CMOS5相器的靜態電流分布曲線，其均值為

8、Mg右半部分是有缺陷的CMO或相器的靜態電流分布曲線，其均值為Md如果Mg和Md的差值比較大，就可以比較容易地選擇一個靜態電流上限值來區分電路的“好壞”。區分開正常電路的電流和有缺陷電路的電流限值，不但與電路的設計參數、制造工藝有關，還與電流的測試手段有關。 LXJQ閨咐 圖2IDDQ值的典型分布 2 IDDQ測試機理 2.1 基本概念 一個數字IC可能包含上百萬個晶體管，這些晶體管形成不同的邏輯門，不管這些門電路形式和實現功能如何，都可以把它們用一個反相器的模型來表達。首先研究CMOSS相器及其在有故障和無故障條件下的轉換電流，在輸入電壓從O轉換到VDD勺過程中，PMOSt

9、會由導通轉換為截止，而NMOST則會從截止轉換為導通，但在轉換時間tf內，柵極所具有的電壓會使兩管同時導通，也正是在這段時間內電源和地回路中形成比較大的電流，對其用SPICE模擬所得的波形如圖3所示 圖3CMOS反相器轉換電流的SPICE模擬 圖4繪出0.6um工藝，NMOStWL=0.6um,PMOStW=2.5um、L=0.6um的CMOs反相器的SPICE模擬圖。上部分圖形是CMOS5相器無故障時輸入電壓Vgs和電源電流的SPICE模擬圖，下部分圖形是有故障時（輸入輸出短接）輸入電壓和電源電流的SPICE模擬圖。從此圖中可以看出，對于有故障的電路，當輸入電壓Vgs為高電平時，

10、電源電流維持在一固定的、比較大的值，這是因為輸出經NMOSH氐到地電平。但當輸入電壓Vgs=0時，PMOSt通，而NMOSt固定在輸入 端，因此地與電源之間就有穩定的電流，此電流比正常的反相器的轉換電流要大得多。顯然，通過觀察電源電流的大小就可區分器件的正常與否。 圖4無故障時和有故障時CMOS反相器的SPICE模擬圖 IDDQ測試與有故障的門在電路中的位置無關，因此不必像電壓測試那樣把故障傳播到原始輸出。 一般情況下，給CMOSI路施加測試圖形后，其中的門不止一個進行狀態轉換，這此轉換過程可能是同時完成，也可能非同時完成，這種情況下必須等到所有的門都轉換結束后才可進行電流

11、測試。如圖5所示的NANDt路樹，a=b=c=d =1,當s從低電平轉換到高電平時，最左邊的NAND門先轉換，最右邊的門最后轉換，因此在最右邊的門還未轉換完畢前進行的電流測量肯定是不準確的，也就不能很好地進行故障分析。 圖5NAND電路樹 2.2 無故障電路的電流分析 CMOS反相器的轉換電流由Ids決定 式中 onM.必. 以上兩式中，但，是moss件的電導系數，Ll和b分別是介電常數和柵氧厚度，網是載流子遷移率，死和乜分別是溝道寬度和長度，k分別代表N溝道和P溝道。由式（1）可以看出，當Vds=Vgs-Vt時轉換電流最大，因為這種情況下電源和地之間存在一個電流直接導通路徑

12、，此時的電流也遠遠大于靜態電流。 當晶體管不處于轉換過程時，其中之一處于導通狀態，而另一個處于截止狀態，實際上可能處于亞閾電流狀態，而不是完全截止。當MOSt的尺寸縮小到亞微米 以下時，按比例下降的閾值電壓和短溝道效應會使亞閾電流增大，這個因素以及芯片上集成管的增加，會使無故障器件的IDDQ值增加。圖6表示柵長與IDDQ的關系。表1列出了不同工藝下的IDDQ值。 廣川pAAim 圖6柵長與IDDQ的關系 表1不同工藝下的IDDQ值 丁沙皿* 3A舊, VJv 0? 5 15U4(M> MI-OUM Ja(M)6-0QC! 06 ^-

13、13 fl.n^-o.5 U.01^02 仆3 52,5 W-70 012 Oil 上33 0.<^055_ cjdo 0,140 025 Til-M) 心抑 m4 01N 2.5- 盯35 ”＞巧（對 20-^00 實際上的靜態電流是所有處于截止狀態的晶體管的電流之和，研究表明此電流與晶休管的數目有關系，表2列出了IDDQ的典型值。 表2IDDQ的典型值 ?哥體管我廿（千個｝ /UDQV均值iTlA) 70__ 0.4 15W 324 6000 980 2.3 轉換延遲 雖然MOST一般可

14、以當做轉換管使用，但其導通或截止不是即時的，而是有一段延遲時間。造成延遲的主要原因，一是每個邏輯門的負載是一容性負載，后一級的輸入端或輸出端需經過一定時間的充、放電才能使容性負載上的電壓達到穩定，二是MOS勾道的形成和關閉也需一定的時間。容性負載C上的電壓認流過的電流i及切換時間t之間的關系為： 式中，r為負載上的電壓從V1切換到V2所用的時間。當負載上電壓從低電平值轉換到高電平值時，通過P溝道充電；當負載上電壓從高電平值轉換到低電平值時，通過N溝道放電；根據VI和V2值，可以定義不同的延遲時間，主要有： - 高到低延遲時間（thl）; - 低到高延遲時間（tlh）; - 上升時間（t

15、r）; - 下降時間（tf）; - 延遲時間（td）; 關于這些時間的定義及其圖形描述可參考有關資料。 3 IDDQ測試方法 IDDQ的測試是基于靜態電流的測試，在每一個IDDQ測試圖形施加后再等待一 段時間才進行測量，因此其測試速度比較慢。進行IDDQ測試的必要條件是：狀態 切換所造成的電流“火花”必須消失掉，另外考慮電流測量設備也需一定的等待時問一般來說，測試生成完成以后，IDDQ測試基本的過程是：（l）測試圖形施加；（2）等待瞬變過程消失； （3）檢查靜態IDDQ是否超過閾值。 電流測量可以在芯片外部進行，也可以在芯片內部進行。在芯片內部進行的 IDDQ測量一般是同內

16、建自測試結構結合在一起的。電流測量的難處在于測試結構可能對被測量的數值有影響，因此應采取措施排除此影響。為了正確進行電流測量，有以下要求： - 在電源引出線端所接的旁路電容和CUT之間，容易布置測量結構； - 能夠測量小的靜態電流； - 測量不致引起電源電壓幾十微伏的變化； - 快速測試一每一個測試圖形下測試時間小于5O0ns。 3.1 片外測試 片外測試是常用的電流測量方法，其原理如圖7所示。在這種結構中，供電電源端增加一旁路電容，原因是受到CMOS^比較大的轉換電流以及封裝的限制，會在電源和地回路間造成比較大的涌流，此電容具有抑制涌流作用。如果涌流比較大，會淹沒靜態電流，必須等

17、到瞬變過程完畢后才可進行電流測量。 CMT IbI交血探測 (c)圖■時間的甄斷 圖7電流測試方法示意圖 片外電流測量的方案可分為直流和交流兩種，分別見圖7(a)和圖7(b)。最基本的問題是測量探頭所引入的電感問題(典型值是10—50nH),對于100A/nS的尖脈沖電流，10nH的探頭可造成100V的電壓降，因此這樣的探頭不可用。 圖7(a)所示的直流探測方案中，在旁路電容和CUT的VDD引腳之間接入一電阻，通過測量此電阻上的電壓即可推算出靜態電流，電阻的值根據電壓測量裝置的分辨率和靜態電流的幅值來確定。此種方法的缺點是電阻會造成CUT的VDDSI腳 上電壓顯著地降低，因此

18、應采取措施補償電壓降低的影響，同時還需旁路掉瞬變電流。 圖8是改進的電流探測方案。圖8(a)中采用增益足夠大的運算放大器，其設計要求是能夠補償電阻上的壓降，而且還能夠提供比較大的瞬態電流，顯然這樣的運算放大器設計難度比較大。圖8(b)中是采用二極管來鉗制電阻上的壓降，但仍然存在0.6-0.8V的壓降，因此在產品測試中難以應用。圖8(c)中采用旁路三極管構成旁路路徑，該三極管只有在瞬態過程中才導通，瞬態過程結束后，電流只流經電阻。為了濾掉高頻噪聲，在被測電路的電源引腳加入一電容，如圖8(d)所示研究表明2000-2500PF的電容和400-500電阻所組成的濾波網絡，頻帶非常寬。此電路的不足是

19、造成RC負載效應，因此電路的穩定過程比較長。 仔細研究圖8(d)電路，可以去掉電阻，這樣電路的速度更快而測量的電流范圍更大。 卡用植花腦總命裊才; ?>?￡用話圖用火都 b革除電SU 圖8電流探測方案 3.2 片內測試 片外電流測試存在測量分辨率不高、測試速度低、測試設備泄漏電流影響等缺點，此外測試設備的延遲、電流探頭的LRC效應和探頭機械尺寸的限制等也影響 測量效果，片內測試則可以有效地解決這些問題，此種方法采用所謂的嵌入式電流傳感器(Built-InCurrentSensor,BICS),其基本結構如圖9(a)所示 圖9片內測試 片內測試的基本結構主要由被測電路

20、CUT、電流檢測單元、比較器和參考電壓Vref組成。電流檢測單元把流經CUT勺電流轉換成電壓VIDD,相當于在芯片電源電壓VDD被測電路CUTK芯片地之間加入一分壓器件，然后把VIDD與設定的參考電壓Vref送入比較器進行比較，Vref的設定值應使得被測電路無故障時VIDDVref,比較器的輸出就會發生 變化。圖9(b)是由CarnegieMellon大學設計的一種BICS原理圖。 對于圖9(b)所示的電路，無故障時Tl導通，T2截止。當電路存在缺陷時,流經被測電路CUT的電流就會增大，導致虛地點的電壓增大，從而使得T2導通和Tl截止，電流

21、檢測單元的作用就相當于一個轉換。T3是為了保證轉換處于工作狀態，并對節點3的電壓存儲，因此應設計T3使得它具有高阻值，無故障情況下只允許流過很小的泄漏電流。差分放大器比較參考電壓和虛地電壓，輸出Pass/fail標志，通過辨認此標志，即可確認電路是否存在故障。 以上的討論基于分壓器件是一線性器件的假設，也就是分壓器件上的電壓、電流關系是一線性函數，但有故障電路的IDDQ值與缺陷的類型有關。圖10所示曲線表達的是被測電流與分壓值關系，從此圖可以看出：無故障時電路的IDDQ值最 小，而浮柵與結泄漏、柵氧化針孔、橋接、VDD-GNC?路等缺陷存在下被測電路 IDDQ值依次增大，分壓器件的分壓值

22、也相應增大，因此，對于不同的缺陷，分壓器件所取的分辨值不同。如果用線性器件作為分壓器，它可設計成對小電流測量精度高，或只對大電流的測量精度高。如果要對大范圍電流進行高精度測量，最好采用諸如雙極性器件那樣的非線性分壓器件。 圖10被測電流于測量器件電壓關系 片內測試方法也可用在系統級故障診斷中。 4故障檢測 IDDQ測試可用于檢測固定故障和小定通故障，現舉例說明對于圖11(a)所 示電路，其實現的函數是。假定接輸入B的P溝通晶體管恒定導通，此故障與對應的與非門s-a-1故障效應相同。電壓測試生成時故障激活的條件是AB=11,該故障效應傳播到原始輸出Z的條件是C=1,據此得到的測

23、試圖形是ABC=111。 電流測試生成時，與非門輸入信號A,B所有可能的值及其行為示于圖11(c)中從該圖可以看出：當A=0或B=0時，該與非門電路與地隔離而輸出上拉到Vdd,表面上此電路功能正常。但當AB=11時，地與電源間存在一直接導通路徑，只要A=1該路徑就存在，因此故障可直接觀察到，不需要對此故障建立敏化路徑。如果電流測試時激活故障的測試圖形，等效于電壓測試時使得故障效應傳播到原始輸出的測試圖形，則此類測試圖形稱為偽固定測試圖形。 圖11電流測試法檢測恒定導通故障 IDDQ測試除了用于檢測固定故障和恒定通故障外，還可用于檢測橋接故障和一些恒定開路故障，更重要的是，不論用什

24、么樣的模型來模擬引起泄漏電流的缺陷，IDDQ測試都可以發現此類缺陷。 4.1 橋接 橋接缺陷是由于電路中兩個或多個電節點之間短接造成的，而設計中并未設計這種短接。這些短接的節點可能是某一個晶體管的，也可能是幾個晶體管之間的，可能處于芯片上同一層，也可能處于不同層晶體管之間短接的節點可看做邏輯門的節點，但只有很少一部分橋接缺陷可用固定型故障模型來描述，在晶體管級這類短接可由固定型故障、橋接故障、恒定通故障、一些恒定短路故障和泄漏故障來描述。 例如，當源極接地或Vdd時，柵源短接的故障屬于SAF故障，而源漏短接的故 障則屬于SOP故障；源極未接地或Vdd時，柵源短接的故障則屬于SOP故障。

25、 橋接故障可劃分為反饋型的和非反饋型的，線“與”和線“或”門一般屬于非反饋型橋接故障，此類故障可由SSF測試圖形檢測。SSF測試圖形的優點是易于生成，電流測試的優點是故障覆蓋率高，但SSF測試圖形并不能保證檢測許多CMOS故障，電流測試的缺點是測試成本高。反饋型橋接故障可能使得電路變為時序電路 或穩定，可由一系列兩個測試圖形組成的序列進行電壓測試或由電流方法檢測。圖12是橋接缺陷的幾種圖例 圖12橋接或開路故障 圖12(a)是因曝光不足導致7條金屬線橋接在一起的情形；圖12(b)是外來顆粒的介人導致4條金屬線橋接在一起的情形；圖12(c)是因掩膜劃傷導致橋接或開路的情形；圖12

26、(d)是1um大小的缺陷造成短路的情形；圖12(e)是金屬化缺陷導致2條鋁線橋接的情形；圖12(f)則是層間短路情形上述情形中雖然導致缺陷的原因各有不同，但結果或者是橋接，或者是開路。橋接故障的檢測是CMOSfe路測試的主要內容，而電流測試是發現電壓測試無法檢查的故障的有效方法。 4.2 柵氧 柵氧缺陷包括針孔、枝蔓晶狀體、熱載子造成的俘獲電荷、非化學計量的Si-SiO2界面以及與擴散區的直接短接等。圖13(a)和圖13(b)分別是柵氧與M區短接和柵氧針孔的圖片。柵氧缺陷部分在氧化或熱處理過程中形成，部分是由于靜電或過應力造成的。 在0.25um及以下的工藝中，邏輯MOSFET柵氧厚度是

27、50-60Ao,即PROMffiFlashMemory的柵氧厚度是35-40A0,不管生產過程中柵氧厚度是如何嚴格控制，總會有誤差存在，而柵氧厚度細微的變化都可能形成柵氧缺陷。例如，在較薄的柵氧區會出現Fowler-Nordhiem隧道效應，更為極端的情況是電應力測試時出現雪崩擊穿。在較薄的柵氧區還會出現靜電(ESD)和過應力(EOS)擊穿。 柵氧可靠性問題及擊穿機理已得到廣泛的的研究，大多數情況下柵氧缺陷造成電路的可靠性降低。例如，造成晶體管閾值電壓的降低、轉換延遲的增加等，在一些情況下柵氧造成邏輯失效。 曲柯打wm珈惟(bi曲算計亂引觸行情整m元下枝刖桶 圖13柵氧缺陷 一

28、般情況下，邏輯測試不檢測柵氧缺陷，主要是故障效應傳播上有難度，而IDDQ測試則對柵氧缺陷的檢測非常有效，因為柵氧故障會使得電路的電流增大。 4.3 開路故障 開路缺陷是制造工藝不當造成的，物理缺陷中大約40%屬于開路缺陷。典型的開路缺陷包括線條斷開、線條變細、阻性開路和漸變開路等。圖14(a)和圖14(b)是電路存在開路的情形，圖14(c)則是造成同時開路和短路缺陷的情 開路缺陷的形式取決于缺陷的位置及大小。例如，對于柵極開路(一般稱為浮 柵，floatinggate)這種缺陷，在缺陷面積小的情況下隧道電流仍可流動，但信號的上升和下降時間增加；在缺陷面積大的情況下，輸人信號就在柵極形成

29、藕合，形成的浮柵就獲得偏壓，此電壓可能導致晶體導通，因此開路故障是否可檢測，取決于缺陷的面積和位置。 ■:川外卷鬟岫卷骨線最開踣或空細〔bi顆粒造成丁條線開路|小一跳降的顯京僮圖片：金屬 娃。樸即一會㈤能1婦絆 圖14開路缺陷舉例 CMOS電路中，開路可能使得組合電路變為時序電路。開路故障很難被檢測到，現以圖15進行說明。圖15中接輸入B的NMOSt的源極開品所有的4個測試圖形列于圖右的表中，表中帶陰影的測試圖形(AB=01)是惟一可敏化此開路故障的矢量，但當開路情況下施加測試圖形時，接輸入B的NMOST的輸出處于高阻態，因此該輸出由敏化矢量施加前所施加的矢量確定。例如，敏化矢量施加前所施加的矢量是AB=10或AB=11,輸出保持為“0”,則開路故障不能檢測得到， 為了檢測此開路故障，需施加測試序列AB=00或01可測性設計和多測試圖形序列的方法并不是檢測開路缺陷的可行的方法，開路缺陷的檢測方法仍是有待研究和解決的課題。 圖15說明開路故障檢測困難的舉例